众文网1.关于EDA毕业设计开题报告
EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。
20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。
这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。
EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。
利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。 现在对EDA的概念或范畴用得很宽。
包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。
例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。 二、几个有关EDA的专题网站 （1） EDA中心 (4) EDA爱好者 (5) EDA教学与研究 三、设计方法 （1） 前端设计（系统建模RTL 级描述）后端设计（FPGAASIC）系统建模 （2） IP 复用 （3） 前端设计 （4） 系统描述：建立系统的数学模型。
（5） 功能描述：描述系统的行为或各子模块之间的数据流图。 （6） 逻辑设计：将系统功能结构化，通常以文本、原理图、逻辑图、布尔表达式来表示设计结果。
（7） 仿真：包括功能仿真和时序仿真，主要验证系统功能的正确性及时序特性。 四、EDA工具软件 EDA工具软件可大致可分为芯片设计辅助软件、可编程芯片辅助设计软件、系统设计辅助软件等三类。
目前进入我国并具有广泛影响的EDA软件是系统设计软件辅助类和可编程芯片辅助设计软件：Protel、PSPICE、multiSIM7（原EWB的最新版本）、OrCAD、PCAD、、LSIIogic、MicroSim,ISE,modelsim等等。这些工具都有较强的功能，一般可用于几个方面，例如很多软件都可以进行电路设计与仿真，同进还可以进行PCB自动布局布线，可输出多种网表文件与第三方软件接口。
EDA工具软件厂商三巨头：Synopsys、Mentor Graphics、Cadence。
2.用EDA毕业设计做四层电梯怎么做,要作出实物来的,有没有程序,
您好，第二章 电梯的硬件设计 2.1电梯控制系统的硬件配置 本系统是主要由PLC、变频器、控制箱、显示器、拽引电动机组成的交流变频调速系统（Variable Voltage Variable Frequency，简称VVVF）。
通过PLC去控制电梯的运行方式，可以使得控制系统的可靠行更高，结构显得更加紧凑。本系统的硬件框图如图3-1所示。
图2-1 PLC电梯联动控制系统硬件框图 从图3-1可以看出，该系统主要由两个部分组成，其中电梯控制的逻辑部分由PLC来实现。通过分析研究电梯的实际运行情况和控制规律，从而设计开发出电梯联动控制程序，使得PLC能够控制电梯的运行操作。
电梯的调速部分则选用高性能的矢量控制变频器，配以脉冲发生器（编码器）测量鼠笼式拽引电动机的转速，从而够成电机的闭环矢量控制系统，实现鼠笼式拽引机电动机交流变频调速（Variable Voltage Variable Frequency，简称VVVF）运行。 PLC首先接收来自电梯的呼梯信号、平层信号，然后根据这些输入信号的状态，通过其内部一系列复杂的控制程序，对各种信号的逻辑关系有序的进行处理，最后向直流门控电机、变频器和各类显示器适时地发出开关量控制信号，对电梯实施控制。
在电梯控制系统中，由于电梯的控制属于随机性控制，各种输入信号之间、输出信号之间以及输入信号和输出信号之间的关联性很强，逻辑关系处理起来非常复杂，这就给PLC的编程带来很大难度。 在PLC向变频器发出开关量控制信号的同时，为了满足电梯的要求，变频器又需要通过鼠笼式拽引电动机同轴连接的脉冲发生器和PG卡，对电动机完成速度检测及反馈，形成闭环系统。
脉冲发生器输出脉冲，PG卡接收到脉冲以后，再将此反馈给变频器内部，以便进行运算调节。根据脉冲的相序，可判断出电动机的转动方向，并可以根据脉冲的频率测得电动机的转速。
2.1.1硬件电路 图2-2 硬件接线图 其各部分功能说明如下； Q1—三相电源断路图 K1—电源控制接触器 K2—负载电机通断控制接触器 VS—变频器 BU—制动单元 RB—能耗制动电阻 M—主拖动拽引电机 2.1.2主电路 主电路由三相交流输入、变频驱动、拽引机和制动单元几部分组成。由于采用交-直-交电压型变频器，在电梯位势负载作用下，制动时回馈的能量不能送回电网，为限制泵升电压，采用受控能耗制动方式。
2.1.3PLC控制电路 PLC接收来自操纵盘和每层呼梯盒的召唤信号、轿厢和门系统的功能信号以及井道和变频器的状态信号，经程序判断与运算实现电梯的集选控制。PLC在输出显示和监控信号的同时，向变频器发出运行方向、启动、加/减速运行和制动停梯等信号。
2.2电梯的速度控制曲线 电梯作为一种载人工具，在位势负载状态下，除要求安全可靠外，还要求运行平稳，乘坐舒适，停靠准确，电梯的运行速度应当符合图2-3所示，平层误差应符合表2-1所示： Vm电梯运行额定速度 Vp 平行爬层慢车速度 图2-3 电梯运行速度曲线图 表2-1平层误差范围 高速梯 快速梯 低速梯m/s ≤±5 ≤±10 ≤0.5 >0.5 ≤±15 ≤±30 采用变频调速双环控制可基本满足要求，但和国外高性能电梯相比还需要进一步改进。本设计正是基于这一想法，利用现有旋转编码器构成速度的同时，通过变频器的PG卡输出与电机速度及电梯位移成比例的脉冲数，将其引入PLC的高速计数输入端口，通过累计脉冲数，经式计算出脉冲当量，由此确定电梯位置。
电梯位移h=SI 式中I：累计脉冲数S：脉冲当量 S=IpD/(pr)(1) 本系统采用的减速机，其减速比1=1/20，拽引 轮直径D=580mm，电机额定转速ne=1450r/min，旋转编码器每转对应脉冲数p=1024,PG卡分频比r=1/18，带入式（1）得 S=1.6mm/脉冲 2.3 拖动电动机的选择 电动机的选择包括选择电动机的种类、结构形式及各种额定参数。 电动机选择的基本原则 电动机的机械特性应满足生产机械的要求，要与负载特性相适应。
保证运行稳定且具有良好的启动性能和制动性能。 工作过程中电动机容量能得到充分利用，使其温升尽可能达到或接近额定温升值。
电动机结构形式要满足机械设计提出的安装要求，适合周围环境工作条件的要求。 根据生产机械调速要求选择电动机 在一般情况下选用三相笼型异步电动机或双速三相电动机；在既有一般调速又要求起动转矩大的情况下，选用三相绕线型异步电动机；当调速要求高时选用直流电动机或带变频调速的交流电动机来实现。
综上，电梯的曳引电动机选择三相绕线型异步电动机，门机可选择变频调速的交流电动机。 电动机结构形式的选择 根据不同工作环境选择电动机的防护形式。
开启式适用于干燥、清洁的环境；防护式适用于干燥和灰尘不多，没有腐蚀性和爆炸性气体的环境；封闭自扇冷式与他扇冷式用于潮湿、多腐蚀性灰尘、多风雨侵蚀的环境；全封闭用于浸入水中的环境；隔爆式用于有爆炸危险的环境中。 综上，机房和井道的工作环境干燥和灰尘不多，没有腐蚀性和爆炸性气体，因此曳引电动机和门机电动机均选择防护式； 电动机额定电压的选择 电动机额定电压应与供电电网的供电电源电源一致。
电梯均采用三相五线制，因此曳引电动机额定电压380V，门机电源可以和光幕或安全。
3.求高手修改一下关于EDA的毕业设计
LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY basifre_product IS PORT ( clk_1kh : IN std_logic; fre_100h,fre_10h,fre_1h : OUT std_logic); END basifre_product; ARCHITECTURE stru OF basifre_product IS COMPONENT cont10 PORT( clk,rst,en : IN std_logic; count : OUT integer RANGE 0 TO 9 ; ca_rry : OUT std_logic); END COMPONENT ; SIGNAL vcc,gnd : std_logic; SIGNAL fre_100h_t,fre_10h_t : std_logic; BEGIN vcc <= '1' ; gnd <= '0' ; u1 : cont10 PORT MAP ( clk => clk_1kh ,rst => gnd ,en => vcc ,ca_rry => fre_100h_t ) ; u2 : cont10 PORT MAP ( clk => fre_100h_t ,rst => gnd ,en => vcc ,ca_rry => fre_10h_t ) ; u3 : cont10 PORT MAP ( clk => fre_10h_t ,rst => gnd ,en => vcc ,ca_rry => fre_1h ) ; fre_100h <= fre_100h_t ; fre_10h <= fre_10h_t ; END stru; --follow is mux6_1,and output is a single impluse,namely, different basic frequency LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY mux_basifre IS PORT ( fre_1kh,fre_100h,fre_10h,fre_1h : IN std_logic ; rst_mux_basifre,en : IN std_logic ; sel_fre : IN integer RANGE 0 TO 3; basi_fre : OUT std_logic ); END mux_basifre; ARCHITECTURE beha_basifre OF mux_basifre IS COMPONENT single_clk PORT (cp,cd,en : IN std_logic; q : OUT std_logic); END COMPONENT ; SIGNAL basi_fre_tmp,vcc : std_logic ; BEGIN vcc <= '1' ; PROCESS(fre_1kh,fre_100h,fre_10h,fre_1h,en,sel_fre) BEGIN IF en = '0' THEN basi_fre_tmp <= '0' ; ELSE CASE sel_fre IS WHEN 0 => basi_fre_tmp <= fre_1h ; WHEN 1 => basi_fre_tmp <= fre_10h ; WHEN 2 => basi_fre_tmp <= fre_100h ; WHEN 3 => basi_fre_tmp <= fre_1kh ; WHEN OTHERS => basi_fre_tmp <= '0' ; END CASE ; END IF ; END PROCESS ; single_impluse : single_clk PORT MAP (cp => basi_fre_tmp, cd => rst_mux_basifre,en => vcc, q => basi_fre); END beha_basifre ; --follow is single impluse productor, LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY t IS PORT (cp,cd : IN std_logic; q : OUT std_logic); END t; ARCHITECTURE beha OF t IS SIGNAL qq : std_logic; BEGIN PROCESS (cp,cd) BEGIN IF cd = '1' THEN qq<= '0' ; ELSIF rising_edge(cp) THEN qq<= NOT qq ; END IF ; END PROCESS ; q<=qq; END beha; LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY d IS PORT (cp,cd : IN std_logic; q : OUT std_logic); END d; ARCHITECTURE beha OF d IS SIGNAL qq : std_logic; BEGIN PROCESS (cp,cd) BEGIN IF cd = '1' THEN qq<= '0' ; ELSIF rising_edge(cp) THEN qq<= '1'; END IF ; END PROCESS; q<=qq; END beha; LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY single_clk IS PORT (cp,cd,en: IN std_logic; q : OUT std_logic); END single_clk; ARCHITECTURE stru OF single_clk IS COMPONENT t PORT (cp,cd : IN std_logic; q : OUT std_logic); END COMPONENT ; COMPONENT d PORT (cp,cd : IN std_logic; q : OUT std_logic); END COMPONENT ; SIGNAL q1,q2,q11,cpt : std_logic; BEGIN q11 <= NOT q1; cpt <= cp AND en ; u1: t PORT MAP (cp,cd,q1); u2: d PORT MAP ( q11,cd,q2); q <= q1 AND (NOT q2) ; END stru; --FOLLOW IS EXTER FREQUENCY CPUMTER LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY exter_fre IS PORT ( clk_exter,rst_ex_fre,en : IN std_logic ; cont1,cont2,cont3,cont4 : OUT integer RANGE 0 TO 9 ; ex_ov_l,ex_ov_h : OUT std_logic); END exter_fre; ARCHITECTURE stru OF exter_fre IS COMPONENT cont10 PORT( clk,rst,en : IN std_logic; count : OUT integer RANGE 0 TO 9 ; ca_rry : OUT std_logic); END COMPONENT ; SIGNAL carry1,carry2,carry3 : std_logic; SIGNAL cont4_t,cont3_t : integer RANGE 0 TO 9 ; SIGNAL ex_ov_h_t : std_logic; BEGIN u1 : cont10 PORT MAP (clk_exter , rst_ex_fre , en , cont1 , carry1 ) ; u2 : cont10 PORT MAP ( carry1 , rst_ex_fre , en , cont2 , carry2 ) ; u3 : cont10 PORT MAP ( carry2 , rst_ex_fre , en , cont3_t, carry3 ) ; u4 : cont10 PORT MAP ( carry3 , rst_ex_fre , en , cont4_t, ex_ov_h_t ) ; cont3 <= cont3_t ; cont4 <= cont4_t ; ex_ov_l <= '1' WHEN (cont3_t = 0) AND (cont4_t = 0) ELSE '0' ; PROCESS (ex_ov_h_t,rst_ex_fre) BEGIN IF rst_ex_fre = '1' THEN ex_ov_h <= '0' ; ELSIF rising_edge(ex_ov_h_t) THEN ex_ov_h <= '1' ; END IF ; END PROCESS ; END stru; --follow is 10 counter LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY cont10 IS PORT( clk,rst,en : IN std_logic; count : OUT integer RANGE 0 TO 9 ; ca_rry : OUT std_logic); END cont10; ARCHITECTURE beha OF cont10 IS SIGNAL count_tem : integer RANGE 0 TO 9 ; BEGIN PROCESS(clk,rst,en) BEGIN IF rst = '1' THEN count_tem <= 0 ; ca_rry <= '0' ; ELSIF rising_edge(clk) THEN IF en 。
4.跪求一篇和 和 基于FPGA的EDA设计 外文文献如果有中文翻译最好 急
一般都是基于EDA的FPGA技术，EDA是一种工具，FPGA是一个开发平台。
这种文章很多啊。例如基于EDA的FPGA设计研究等。
下面贴出来。由于格式原因，可能贴的个别地方有误。
【摘要】本文对传统电子系统设计方法与现代电子系统设计方法进行了比较，引出了基于EDA技术的现场可编程门阵列（FPGA）电路，提现场可编程门阵列（FPGA）是近年来迅速发展的大规模可编程专用集成电路（ASIC），在数字系统设计和控制电路中越来越受到重视。并介绍了电路的基本结构、性能特点、应用领域及使用中的注意事项。
【关键词】EDA;FPGA；设计；应用集成电路技术和计算机技术的蓬勃发展，让电子产品设计有了更的应用市场。实现方法也有了更多的选择。
传统电子产品设计方案一种基于电路板的设计方法。该方法需要选用大量的固定功能器，然后通过这些器件的配合设计从而模拟电子产品的功能，其工作中在器件的选用及电路板的设计上。
随着计算机性价比的提高及可编程逻辑器件的出现，对传统的数电子系统设计方法进行了解放性的革命，现代电子系统设计方法是计师自己设计芯片来实现电子系统的功能，将传统的固件选用及电板设计工作放在芯片设计中进行。进入新世纪电子产品设计系统日数字化、复杂化和大规模集成化，各种电子系统的设计软件应运而。
在这些专业化软件中，EDA(Electronic Design Automation)具有一定代表性，EDA技术是一种基于芯片的现代电子系统设计方法。它的势主要集中在能用HDL语言进行输入、进行PLD（可编程器件）的设与仿真等系统设计。
现在EDA技术已向模拟可编程器件的设计与真方向发展，并占据市场的一定份额。EDA技术主要包括大规模可编程逻辑器件、硬件描述语言、开发件工具及实验开发系统4个方面。
其中，大规模可编程逻辑器件是用EDA技术进行电子系统设计的载体硬件，描述语言是利用EDA术进行电子系统设计的主要表达手段，开发软件工具是利用EDA术进行电子系统设计的智能化与自动化设计工具，实验开发系统则提供芯片下载电路及EDA实验、开发的外围资源。一、FPGA结构概述现场可编程门阵列FPGA作为集成度和复杂程度最高的可编程IC。
是ASIC的一种新型门类，它建立在创新的发明构思和先进的A技术之上。运算器、乘法器、数字滤波器、二维卷积器等具有复杂法的逻辑单元和信号处理单元的逻辑设计都可选用FPGA实现。
以linx的FPGA器件为例，它的结构可以分为3个部分：可编程逻辑块B(Configurable Logic Blocks)、可编程I/O模块IOB(Input/Outputock)和可编程内部连接PI(Programmable Interconnect)。CLB在器件排列为阵列，周围环形内部连线，IOB分布在四周的管脚上。
XilinxCLB功能很强，不仅能够实现逻辑函数，还可以配置成RAM等复的形式。现场可编程门阵列FPGA是含有大规模数字电路的通用性器件。
些数字电路之间的互联网络是由用户使用更高级的软件来定义的。GA可以进行无限次的重复编程，从一个电路到另一个电路的变化通过简单的卸载互联文件来实现的，极大地推动了复杂数字电路的计，缩短了故障检查的时间。
传统的数字逻辑设计使用TTL电平和小规模的数字集成电路来成逻辑电路图。使用这些标准的逻辑器件已经被证实是最便宜的手，但是要求做一些布线和复杂的电路集成板（焊接调试）等工作，如果现错误，改动起来特别麻烦。
因此，采用传统电子设计方案人员的很一部分工作主要集中在设备器件之间物理连接、调试以及故障解决面。正是因为FPGA的EDA技术使用了更高级的计算机语言，电路生成基本上是由计算机来完成，将使用户能较快地完成更复杂的数电路设计，由于没有器件之间的物理连接，因此调试及故障排除更速、有效。
二、FPGA对复杂电路设计FPGA能进行无限次的重复编程。因此能够在相同的器件上进行改和卸载已经完成好的设计。
在一个FPGA芯片上的基本部件数量加了很多，这使得在FPGA上实现非常复杂的电子电路设计变成比现实。由于采用FPGA的EDA技术所产生的性价比更高一些，从而使得非常多的单位越来越多的采用这项技术，并且这种增长趋势仍旧在继续。
FPGA中的逻辑块是CLB，逻辑块是指PLD(Programmable LogicDevice)芯片中按结构划分的功能模块，它有相对独立的组合逻辑单元，块间靠互连系统联系。FPGA的逻辑块粒度小，输入变量为4~8，输出变量为1~2，每块芯片中有几十到上千个这样的单元，使用时非常灵活。
FPGA内部互连结构是靠可编程互联PI实现逻辑块之间的联接。它的互联是分布式的，它的延时与系统布局有关，不同的布局，互联延时不同。
根据FPGA的不同类型，可采用开关矩阵或反熔线丝技术将金属线断的端点连接起来，从而使信号可以交换于任意两逻辑单元之间。采用FPGA技术集成设计数字电路产品最大的特点就是可以使设计和实现相统一，无须前期风险投资，而且设计实现均在实验室的EDA开发系统上进行，周期很短，大大有利于产品的市场竞争需求，所以，FPGA的应用设计，特别适应于电子新产品的小批量开发，科研项目的样机试制以及ASIC产品设计的验证，能够进。
5.各位,有没有好的关于EDA方面的毕业设计题目啊,,急用
可增可减的10进制计数器。
--***********************************************
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
--***********************************************
entity count10 is
port(
clr,en,updown,clk:in std_logic;
cyut std_logic;
qut std_logic_vector(3 downto 0)
);
end count10;
--***********************************************
architecture a of count10 is
signal q_tmp:std_logic_vector(3 downto 0);
begin
q
6.应用电子专业的毕业论文
电子信息科学与技术专业本科毕业设计（论文）选题指南一、电子信息科学与技术专业的学科领域电子信息科学与技术专业属于电子信息科学类专业。
电子信息科学类专业还包括：微电子学（071202）；光信息科学与技术（071203）。二、电子信息科学与技术专业的主要研究方向和培养目标1、电子信息科学与技术专业的主要研究方向（1） 电路与系统（2） 计算机应用2、电子信息科学与技术专业的培养目标本专业培养具备电子信息科学与技术、计算机科学与技术的基本理论和基本知识，受到严格的科学实验训练和科学研究初步训练，能在电子信息科学与技术、计算机科学与技术及相关领域和行政部门从事科学研究、教学、科技开发、产品设计、生产技术或管理工作的电子信息科学与技术高级专门人才。
本专业学生主要学习电子信息科学与技术的基本理论和技术，受到科学实验与科学思维的训练，具有本学科及跨学科的应用研究与技术开发的基本能力。毕业生应具备以下几方面的知识、能力和素质：（1） 掌握数学，物理等方面的基本理论和基本知识，；（2） 掌握电子信息科学与技术，计算机科学与技术等方面的基本理论，基本知识和基本技能与方法； （3） 了解相近专业的一般原理和知识；（4） 熟悉国家电子信息产业政策及国内外有关知识产权的法律法规；（5） 了解电子信息科学与技术的理论前沿，应用前景和最新发展动态，以及电子信息产业发展状况；（6） 掌握现代电路设计自动化技术。
（7） 掌握资料查询，文献检索及运用现代信息技术获取相关信息的基本方法；具有一定的技术设计，归纳、整理、分析实验结果，撰写论文，参与学术交流的能力；（8） 具备善于运用已有知识来学习挖掘新知识，能够将所学知识运用到实践活动中去和运用科学知识分析解决实际问题的能力；（9） 具有独立观察，分析问题，敢于标新立异，勇于置疑，具备开展科学创新活动的基本能力；（10） 善于自我设计、自我推销，协调和处理人际关系，能够及时掌握人才市场需求的信息，具有自主择业的能力。三、毕业设计（论文）选题原则本专业毕业论文（设计）题目的选择要遵循以下原则：1、要结合所学专业毕业论文主要用来衡量学生对所学知识的掌握程度，所以论文题目不能脱离所学的专业知识。
有些学生工作与所学专业没有关系，而本人对所从事的工作有一定的探索或研究，毕业论文就写了这方面的内容。这只能算是工作总结，但不能算是一篇毕业论文。
工科学生学习的专业往往和他们从事的工作有教紧密的关系，他们有教丰富的实验经验和感性认识，经过几年的系统学习，可以学到相应的理论知识，使他们对自己的工作有一种新的认识，他们可以利用所学知识对原来的工作方式、工作程序、工作工具进行改进，以提高工作效率。2、内容要新工科论文除了具有理论性之外，更重要的是它的实践性和实际操作性。
工科各学科发展非常之快，往往教科书刚进入课堂，内容就已经落后了。待学生毕业时，所学知识可能几近淘汰，所以学生选题要注意所用知识不能陈旧，要能跟上学科的发展。
3、题目要大小适当，难易适度论文题目不宜过大，否则必然涉及的范围大广。学生处涉科研，普遍存在着知识面窄、理论功底不足的问题，再加上学生主要以业余学习为主，题目太大，势必讲得不深不透，乃至丢三落四，难以驾驭。
因此，选题必须具体适中。题目选择要难易适度。
过难，自己不能胜任，最后可能半途而废，无法完成论文；太容易，则论文层次太低，不能很好地反映几年来的学习成绩和科研水平，同时自己也得不到锻炼。选题最好能合乎个性兴趣爱好，如果自己对论题兴趣很高，就会有自发的热情和积极性，文章就容易写出新意来。
四、毕业设计（论文）选题选题是决定毕业设计（论文）训练成败与质量好坏的关健之一。1、电子信息科学与技术专业本科从选题的内容上可以分为理论型毕业设计（论文）和应用型毕业设计（论文）两大类。
2、从本科毕业设计（论文）课题的来源，也可以分为科研开发型和自确定型毕业设计（论文）两大类。3、从电子信息科学与技术专业本科毕业设计（论文）所涉及的研究领域来看，又可以将其划分为如下一些领域： （1） 集成电路的测试与故障诊断（2） 集成电路的设计与分析（3） ARM的设计与应用（4） 信号与信息处理（5） 单片机应用系统开发（6） 仪器、仪表的设计开发与改进（7） 视频、音频信号处理技术（8） 可编程器件、EDA技术（9） 新型电源的开发与应用（10） 各种电子电路的设计（11） 微机接口电路的设计（12） 电子电路的软件仿真技术（13） 太赫兹电子技术（14） 测试控制系统的设计与仿真（15） 数据采集系统设计（16） 虚拟仪器。
7.数字钟设计的毕业论文谁能让我借鉴一下啊
基于VHDL 语言的数字钟设计
陈茂源 （中国地质大学（武汉） 信息工程学院， 湖北武汉430074)
[摘要] 随着电子设计自动化（ EDA） 技术的进步， 数字电路在实际生活当中已经占据了重要的位置。详
细介绍了用V HDL 语言开发数字钟的方法， 并对整个系统的设计过程作了具体介绍， 同时简介了EDA
技术和V HDL 语言。
[关键词] EDA 技术； V HDL 语言； 数字钟
随着人类的不断进步， 现代电子设计技术已进入一个全新的阶段， 传统的电子设计方法、工具和器
件在更大的程度上被EDA 所取代。在EDA 技术[1 ] 中， 最令人关注的的是逻辑设计仿真测试技术。该
技术的出现， 使电子系统设计大为简化。设计速度快、体积小、功耗小的集成电路已成为趋势。笔者详
细介绍了在Altera 公司的Max + PlusII 开发系统中基于V HDL 语言设计的数字钟[1 ] 。
1 设计流程
数字系统的设计采用自顶向下、由粗到细， 逐步分解的设计方法， 最顶层电路是指系统的整体要
求， 最下层是具体的逻辑电路的实现。自顶向下的设计方法将一个复杂的系统逐渐分解成若干功能模
块， 从而进行设计描述， 并且应用EDA 软件平台自动完成各功能模块的逻辑综合与优化， 门级电路的
布局， 再下载到硬件中实现设计。利用MAX + plus II 进行电路设计的具体设计过程如下[ 1 ] :
1） 设计输入 MAX + plus Ⅱ支持多种设计输入方式， 如原理图输入、波形输入、文本输入和它
们的混合输入。
2） 设计处理 设计输入完后， 用MAX + plus Ⅱ的编译器编译、查错、修改直到设计输入正确，
同时将对输入文件进行逻辑简化和优化， 最后生成一个编程文件。这是设计的核心环节。
3） 设计检查 MAX + plus Ⅱ为设计者提供完善的检查方法设计仿真和定时分析。其目的是检验
电路的逻辑功能是否正确， 同时测试目标器件在最差情况下的时延， 这一查错过程对于检验组合逻辑电
路的竞争冒险和时序逻辑电路的时序、时延等至关重要。
4） 器件编程 当电路设计和校验之后， MAX + plus Ⅱ
你好，我有相关论文资料可供参考，需要的话请加我QQ，我发给你，497267666，谢谢。
你好，我有相关论文资料可供参考，需要的话请加我QQ，我发给你，497267666，谢谢。