众文网1.基于FPGA中8051核的RS232串口通信设计 论文设计该怎么弄,思路
题目
基于FPGA中8051核的RS232串口通信设计与调试
二、指导思想和目的要求
通过毕业设计，使学生掌握RS-232和RS-422串行通信的基本原理与电路设计的基本方法，掌握用VHDL语言编制串行通信程序的基本技能，调试出正确的串行通信软件。并通过哦设计与调试等实践环节，提高学生综合运用所学知识去分析问题、解决问题的能力。
三、主要技术指标
掌握RS-232和RS-422串行通信的基本原理与电路设计的基本方法
完成RS-422串行通信程序的设计与调试
完成16位计数器程序的设计与调试
四、进度和要求
03~04周：完成翻译，查找、消化有关设计资料
05~06周：掌握串行通信的基本原理
07~08周：掌握用FPGA设计数字电路的方法
09~10周：完成16位计数器电路的设计与调试
11~12周：完成RS-422串行通信程序的设计与调试
13~14周：撰写毕业设计
15~16周：答辩
。。。..
我们曾经做过这个题目
2.急于FPGA的串口通信设计
你应该是想实现单片机与FPGA的串口通信。以下内容可能会对你有所帮助：
根据RS232 异步串行通信来的帧格式，在FPGA发送模块中采用的每一帧格式为：1位开始位+8位数据位+1位奇校验位+1位停止位，波特率为2400。本系统设计的是将一个16位的数据封装成高位帧和低位帧两个帧进行发送，先发送低位帧，再发送高位帧，在传输数据时，加上文件头和数据长度，文件头用555555来表示，只有单片机收到555555时，才将下面传输的数据长度和数据位进行接收，并进行奇校验位的检验，正确就对收到的数据进行存储处理功能，数据长度可以根据需要任意改变。由设置的波特率可以算出分频系数，具体算法为分频系数X=CLK/(BOUND*2)。可由此式算出所需的任意波特率。下面是实现上述功能的VHDL源程序。
Library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity atel2_bin is
port( txclk: in std_logic; --2400Hz的波特率时钟
reset: in std_logic； --复位信号
din: in std_logic_vector(15 downto 0)； --发送的数据
start: in std_logic； --允许传输信号
sout: out std_logic --串行输出端口
);
end atel2_bin;
architecture behav of atel2_bin is
signal thr,len: std_logic_vector(15 downto 0);
signal txcnt_r: std_logic_vector(2 downto 0);
signal sout1: std_logic;
signal cou: integer:=0;
signal oddb:std_logic;
type s is(start1,start2,shift1,shift2,odd1,odd2,stop1,stop2);
signal state:s:=start1;
begin
process(txclk)
begin
if rising_edge(txclk) then
if cou3 and state=stop2) then thr0);
sout1
if start=1 then
if cou=3 then
len0);
state
oddb --奇校验位
if oddb=1 then
sout1
sout1
tsr1:=thr(15 downto 8);
oddb2:=thr(15 downto 8);
sout10);
state
oddb --奇校验位
if oddb=1 then
sout1
sout1
3.急于FPGA的串口通信设计
你应该是想实现单片机与FPGA的串口通信。
以下内容可能会对你有所帮助： 根据RS232 异步串行通信来的帧格式，在FPGA发送模块中采用的每一帧格式为：1位开始位+8位数据位+1位奇校验位+1位停止位，波特率为2400。本系统设计的是将一个16位的数据封装成高位帧和低位帧两个帧进行发送，先发送低位帧，再发送高位帧，在传输数据时，加上文件头和数据长度，文件头用555555来表示，只有单片机收到555555时，才将下面传输的数据长度和数据位进行接收，并进行奇校验位的检验，正确就对收到的数据进行存储处理功能，数据长度可以根据需要任意改变。
由设置的波特率可以算出分频系数，具体算法为分频系数X=CLK/(BOUND*2)。可由此式算出所需的任意波特率。
下面是实现上述功能的VHDL源程序。 Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity atel2_bin is port( txclk: in std_logic; --2400Hz的波特率时钟 reset: in std_logic； --复位信号 din: in std_logic_vector(15 downto 0)； --发送的数据 start: in std_logic； --允许传输信号 sout: out std_logic --串行输出端口 ）； end atel2_bin; architecture behav of atel2_bin is signal thr,len: std_logic_vector(15 downto 0); signal txcnt_r: std_logic_vector(2 downto 0); signal sout1: std_logic; signal cou: integer:=0; signal oddb:std_logic; type s is(start1,start2,shift1,shift2,odd1,odd2,stop1,stop2); signal state:s:=start1; begin process(txclk) begin if rising_edge(txclk) then if cou<3 then thr<=0000000001010101； --发送的文件头 elsif cou=3 then thr<=0000000000000010； --发送的文件长度 elsif (cou>3 and state=stop2) then thr<=din；--发送的数据 end if; end if; end process; process(reset,txclk) variable tsr,tsr1,oddb1,oddb2: std_logic_vector(7 downto 0); begin if reset=1 then txcnt_r<=(others=>0); sout1<=1; state<=start1; cou<=0; elsif txclkevent and txclk=1 then case state is when start1=> if start=1 then if cou=3 then len<=thr; end if; tsr:=thr(7 downto 0); oddb1:=thr(7 downto 0); sout1<=0； --起始位 txcnt_r<=(others=>0); state<=shift1; else state<=start1; end if; when shift1=> oddb<=oddb1(7) xor oddb1(6) xor oddb1(5) xor oddb1(4) xor oddb1(3) xor oddb1(2) xor oddb1(1) xor oddb1(0); sout1<=tsr(0)； --数据位 tsr(6 downto 0):=tsr(7 downto 1); tsr(7):=0; txcnt_r<=txcnt_r+1; if (txcnt_r=7) then state<=odd1;cou<=cou+1; end if; when odd1=> --奇校验位 if oddb=1 then sout1<=0;state<=stop1; else sout1<=1;state<=stop1; end if; when stop1=> sout1<=1； --停止位 if cou<4 then state<=start1; else state<=start2; end if; when start2=> tsr1:=thr(15 downto 8); oddb2:=thr(15 downto 8); sout1<=0； --起始位 txcnt_r<=(others=>0); state<=shift2; when shift2=> oddb<=oddb2(7) xor oddb2(6) xor oddb2(5) xor oddb2(4) xor oddb2(3) xor oddb2(2) xor oddb2(1) xor oddb2(0); sout1<=tsr1(0)；--数据位 tsr1(6 downto 0):=tsr1(7 downto 1); tsr1(7):=0; txcnt_r<=txcnt_r+1; if (txcnt_r=7) then state<=odd2; end if; when odd2=> --奇校验位 if oddb=1 then sout1<=0;state<=stop2; else sout1<=1;state<=stop2; end if; when stop2=> sout1<=1； --停止位 if len=0000000000000000 then state<=stop2; else state<=start1; len<=len-1; end if; end case; end if; end process; sout<=sout1; end behav； 剩下的波形仿真就自己搞定。
希望这些内容对你有所帮助！！相关内容已发到你邮箱。
4.基于PC机串口的FPGA配置方法研究
1.了解串口本身，包括电平RSR232和FPGA连接的电平需要用MAX232等转换。串口通信协议。这些网上很多，到处可查。
2.了解FPGA配置方式。你要用串口去配置，那么就只能采用FPGA的从串方式了。可去xilinx和ALTERA的官网下，很多资料。
3.了解FPGA配置相关电路，从串方式的配置时序。资料同上。
4.上面硬件电路搭好后，弄清配置的bin文件的格式。PC端下载传输的方式，人机界面或具体实现命令行，相关编程实现。部分官网，部分再问老师
5.写论文
5.基于FPGA的模拟信号光纤传输系统收发模块的设计
你的意思大概是，从某个地方有一些模拟量，例如，音频，视频，想用光纤传出去吧
那总的来说设计思路就是这样了
采样--复接--传输--分接--还原
采样你不用管了
用fpga做好多个模拟量的复接，传出去就好
需要注意的是，要保证收的那一端收到的数据可还原
例如，光纤本身位宽是1位，而你采样的数据8位宽
你就要让收的那段知道从哪里开始是一个新的数据的开始
这就要做个同步
比如固定的在两组数据之间加入10101100之类
6.我的毕业设计是基于FPGA的波形信号发生器,有没有好些的电子论文
基于FPGA和锁相环4046实现波形发生器摘 要本设计采用FPGA和锁相环4046实现波形发生器。
系统由波形产生模块和可调频率的时钟产生模块，数模转换模块和显示模块四部分组成。波形产生模块完成三种波形的产生，并根据控制信号完成选定波形的输出。
可调频率的时钟产生模块能够产生具有不同频率的方波clk，用此方波作为时钟完成输出波形频率的调整。显示模块用于显示输出波形的频率。
数模转换模块将波形产生模块输出的数字信号转换为模拟信号；并完成滤波以及放大等功能。此设计的特点在于结合了直接数字频率合成技术和锁相技术各自的优点，同时利用了FPGA的强大处理能力使系统易于实现，结构简单。
本设计能产生正弦波，三角波，占空比可调的方波以及它们的线性组合；频率在100Hz~20KHz之间能以100Hz为步进进行调整；幅度可调范围为0~5V。关键词：正弦波；三角波；占空比可调的方波；频率可调；FPGA；锁相环4046目 录引言………………………………………………………………………………………11 设计任务……………………………………………………………………………11.1 基本要求……………………………………………………………………………11.2 发挥部分……………………………………………………………………………12 方案论证与比较……………………………………………………………………12.1 常见信号源制作方法原理…………………………………………………………12.2 常见信号产生电路…………………………………………………………………33 系统电路的设计………………………………………………………………43.1 系统框图及说明……………………………………………………………………43.2 主要电路设计说明…………………………………………………………………63.2.1晶体振荡电路………………………………………………………………………63.2.2倍频电路……………………………………………………………………………63.2.3数模转换和放大滤波电路…………………………………………………………73.2.4数码管显示电路……………………………………………………………………83.2.5 输入去抖电路……………………………………………………………………93.3 主要软件设计说明…………………………………………………………………103.3.1前端核心软件设计………………………………………………………………103.3.2波形产生模块软件设计…………………………………………………………123.4 主要元器件介绍……………………………………………………………………153.4.1FPGA介绍…………………………………………………………………………153.4.2锁相环4046介绍…………………………………………………………………163.4.3VHDL介绍…………………………………………………………………………193.4.4MAX+PLUSII介绍…………………………………………………………………204软件仿真与硬件调试与测试 ……………………………………………………20 4.1 软件部分仿真……………………………………………………………………20 4.2 硬件调试……………………………………………………………………………224.3 硬件电路测试………………………………………………………………………22 4.4 误差分析……………………………………………………………………………235 工程设计……………………………………………………………………………23 6 制作…………………………………………………………………………………24 7 结论…………………………………………………………………………………25 谢辞………………………………………………………………………………………26参考文献…………………………………………………………………………………27附录………………………………………………………………………………………28。
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