众文网1.卷积码的描述及优化
Viterbi 译码示例
卷积码的Viterbi 译码是根据接收码字序列寻找编码时通过网格图最佳路径的过程，找到最佳路径即完成了译码过程，并可以纠正接收码字中的错误比特。Viterbi 译码算法步骤如下描述：
①根据接收码符号R，计算出相应的分支量度值BM(R/ Cj),j = 1 、2 ;
②进入某一状态的2 条分支量度BM (R/ Cj)与其前状态路径量度PM累加求和；
③比较到达当前状态的2 条新的路径量度PM的大小，选择最大者作为新的状态路径量度存储起来，并保存与此路径对应的码字；
④对所有的256 个状态都实施上述加、比、选（ACS） 运算；
⑤在每一译码时刻，满足延时就从256 条留存路径中，选择路径量度最大的一条路径作为译码数据输出；
⑥进入下一译码时刻，重复以上步骤，直至译码结束。
由于卷积码译码的复杂度随着约束长度的增加以非线性方式迅速增加，在实际应用中，卷积码的实际应用性能往往受限于存储器容量和系统运算速度，尤其是对约束长度比较大的卷积码。为了在有限的硬件或软件资源条件下保证系统较高的译码性能，下面对算法进行优化。
⒈ 留存路径更新算法优化
传统的实现留存路径存储器（SMU） 更新的算法，有寄存器交换法RE 和回溯法TB ，其详细内容请参考有关文献。寄存器交换法利用数据在寄存器中不断交换，来更新留存路径，实现信息的译码，相对于TB 法不断读写存储数据和需要延时回溯判决，其优点是存储单元少、译码延时短。RE 方法的缺点是内联关系过于复杂，不适合约束长度比较大的卷积码译码器的FPGA实现。基于RE 提出了对留存路径存储及输出优化的实现方法，具体描述如下：. ①逐状态分配256 个存储器单元，单元位数由延时D （译码深度） 决定，每单元存储一个码字；
②每一个状态当前留存路径存储器的值由选定的前一状态存储器值和路径对应的码字决定（见上述Viterbi 译码算法步骤描述③） ；
③每一个译码时刻只向存储单元中存人留存路径的码字，并把选定码字写入存储单元中最低位；
④当译码时刻大于延时D 时，判决出当前时刻的所有状态中具有最大路径量度的状态，并将其对应的留存路径存储单元中的最高位作为译码结果输出；
⑤在实现存储单元的移位时，可采用循环移位的方式，避免重复读写，在软件实现时如果采用指针的方式读写地址，也可以做到只用一套存储器，这样就能继续在节省空间和提高运算速度上更进一步，在Matlab仿真中由于系统本身的特点，只须用简单的命令完成以上操作。
由于留存路径存储器中存入的只是路径信息，因而节省了存储空间；当译码输出时，只读出具有最大路径量度的状态所对应的留存路径存储单元最高位即可，不须向前回溯，减少了读RAM的次数（由D次减少至1 次） 提高了译码速度。
⒉优化判决
在输出时需要做延时判断，以确定延时足够再输出正确数据。但每一时刻做延时的后果是增加了运算量，导致系统效率较低，根据仿真实现的特点，可以做以下修改：为了避免重复做延时判断，节省运算量，译码输出时省略这一判断，每一时刻都有判决输出码字，只是在接收译码数据时把开始D时刻的接收码字丢弃， 相当于译码单元从D时刻开始输出，这是一种把部分系统功能从复杂模块转移分离到相对简单模块的思想。相对于在译码过程不断重复做判断，这种做法无论在软件或者硬件实现中，都能一定程度上提高运算速度。
2.<信息论与编码>论文
《信息论与编码》，专业基础课，4学时/周；四届，180人 《信息论基础》，专业必修课，4学时/周；五届，1000人 《电子信息工程专业导论》，专业必修课，4学时/周；二届，400人 《信息论与编码》（研究生），专业必修课，4学时/周；五届，200人 《多媒体信息压缩与编码》（博士研究生），专业必修课，2学时/周；二届，12人 承担的实践性教学 本科课程设计，45人/年 本科生毕业设计，5人/年 硕士生毕业论文，6人/年 博士生毕业论文，2人/年 主持的教学研究课题 考试成绩评定方法研究，合肥工业大学教学研究项目，2005-2006，主持 信息安全专业的教学与实践研究，安徽省教育厅教学重点研究项目，2003-2006，第二主持 计算机科学与技术专业实践教学与创新体系研究，安徽省教育厅教学重点研究项目，2007-2009，主要参与 计算机科学与技术专业本科教学课程体系建设与改革研究，安徽省教育厅省级教学研究项目，2005-2007，主要参与 发表的教学相关论文 培养具有高尚道德的拔尖人才，研究生教育，2001年 卷积编码原理的解释，电气电子教学学报，2007年 一种BCH/CRC混合差错控制编码方法，第17届计算机科学与技术应用学术会议论文集，2006年 一种改进的等范数最近邻码本矢量搜索算法，合肥工业大学学报（自然科学版），2007年 部分国外电子信息类教材编写特点，合肥工业大学学报（社会科学版），2007年 获得的教学表彰/奖励 安徽省教学名师，安徽省教育厅，2007年 安徽省优秀教师，安徽省教育厅，2004年 国家政府特殊津贴，国务院，1997年 第二届TI中国DSP大奖赛“特殊贡献奖”，竞赛组织委员会，2006年 第二届TI中国DSP大奖赛算法组一等奖的指导教师，2006年 第三届TI中国DSP大奖赛系统组一等奖的指导教师，2008年 第五届“挑战杯”全国大学生课外学术科技作品竞赛“园丁奖”，竞赛组织委员会，1997年 首届安徽省大学生挑战杯课外学术科技作品竞赛一等奖的指导教师，2005年 合肥工业大学本科毕业设计（论文）优秀指导教师，合肥工业大学，2006年。
3.基于图结构应用《编码,译码器》的设计与实现 这个毕业设计应该从
基于FPGA的HDB3码编译码器设计 电子机械论文 目 录 摘 要 I Abstract II 第1章 绪论 1 1.1 HDB3码简述 1 1.2 FPGA和其设计方法 2 1.2.1 FPGA/CPLD简介 2 1.2.2 FPGA设计方法 3 1.3 VHDL设计技术 4 1.3.1 VHDL简介 4 1.3.2 利用VHDL语言设计硬件电路的方法 5 1.4 本文所做的工作内容安排 6 第2章 HDB3码编译原理 8 2.1 HDB3码的编码原理 8 2.2 HDB3码的译码原理 8 第3章 HDB3数字信源 10 3.1 数字信源单元 10 3.2 HDB3编码单元 12 3.2.1 用CD22103A芯片实现 14 3.2.2 用VHDL建模实现 16 第4章 HDB3译码器实现方法分析 25 第5章 HDB3译码器的FPGA实现 26 5.1 HDB3译码器的FPGA设计流程 26 5.2 HDB3译码器设计的总体框图 26 5.3 双单极性变换模块 27 5.4 译码功能模块的设计 28 5.4.1译码模块的VHDL设计 28 5.4.2 译码模块的原理图设计 31 5.5 误码检测模块设计 32 5.6 位同步提取模块设计 33 5.6.1 鉴相器模块的设计 34 5.6.2 滤波器的设计 35 5.6.3 数控振荡器的设计 36 5.7 简易显示模块 38 第6章 Max-plusⅡ与HDB3译码器的仿真 39 6.1 MAX-PLUSⅡ简述 39 6.1.1 功能简介 39 6.1.2 设计流程 39 6.1.3 设计步骤 40 6.2 系统仿真与调试 41 6.2.1 编码部分仿真结果 41 6.2.2 译码模块仿真结果 41 6.2.3 误码检测模块仿真结果 41 6.2.4 位同步提取模块仿真结果 42 结束语 44 参考文献 45 致 谢 46 附录A 译码器总图 47 附录B 锁相环总图 48 附录C 滤波器电路图 49 基于FPGA的HDB3码编译码器的设计 摘 要：HDB3 码是基带传输系统中常用的码型。
本设计是基于 EMP7128设计的一个完整的 HDB3 码的编译码器。给出了硬件设计电路图、软件设计流程和HDB3编译码器的仿真波形。
本设计中编码器部分用了专用集成芯片CD22103和VHDL建模两种方法来实现。译码器中除了包含有译码的电路外，还包含有单双极性转换，误码检测和位同步提取等功能。
双单极性变换的作用是使得双极性的 HDB3 码能够进入 CPLD，同时易于做数字逻辑分析。其中的位同步提取功能是利用超前滞后型数字锁相环从编码序列中提取出位同步信号，并把该信号作为译码部分的时钟。
位同步模块中最为关键的一步是在 CPLD 实现若干个上升沿触发数字单稳。总体来说，该编译码器具有外围电路简单，工作稳定，抗干扰能力强等特点。
此实现方法具有硬件设计简单、运行速度快、成本低等优点。同时由于CPLD可重复编程的特点，可以对它进行在线修改，便于设备的调试和运行。
此编译码器已经过实际测试，运行稳定可靠，可用于实际电路中。 关键词：HDB3码；FPGA；编译码器；位同步 HDB3 Encoder Decoder Based on FPGA Abstract: HDB3 code is the commonly used code in the transmission system . It is an intact HDB3 encoder and decoder designed on the basis of EMP7128 to originally design. This paper presents the circuit diagram of hardware design, the flow of software design and the simulated waveform of HDB3 encoder and decoder. The encoder is designed on the basis CD22103A and VHDL language. Also include single polarity to bipolar conversion besides including the circuit of the decode in this design, code measured by mistake , and location synchronized signals picked out. The function that vary bipolar to one polarity makes ambipolar HDB3 code can introduce to CPLD and make digital logic analysis easy. Location among them draw function to utilize digital phase locking ring produce the synchronous signal in the location to draw from code array in step, and regard this signal as the clock of the part of the decoder. To location synchronous module the most crucial one is to realize several rise along touch off digital form steady in CPLD. On the whole, this encoder and decoder has simple outside circuit, works steadily and better anti-interference ability. The method has the advantages of simple hardware design, high speed and low cost. In addition, since CPLD can be reprogrammed, it can be repaired online, thus making it convenient to debug and run the equipment. Testing shows that this encoder and decoder has stable performance and therefore can be applied to circuitry. Keywords: HDB3 code; FPGA; Encoder and Decoder; Location sychronized 第1章 绪论 1.1 HDB3码简述 现代通信借助于电和光来传输信息，数字终端产生的数字信息是以“1”和“0”两种代码（状态）位代表的随机序列，他可以用不同形式的电信号表示，从而构造不同形式的数字信号。
在一般的数字通信系统中首先将消息变为数字基带信号，称为信源编码，经过调制后进行传输，在接收端先进行解调恢复为基带信号，再进行解码转换为消息。在实际的基带传输系统中，并不是所有电波均能在信道中传输，因此有基带信号的选择问题，因此对码型的设计和选择需要符合一定的原则。
当数字信号进行长距离传输时，高频分量的衰减随距离的增大而增大，电缆中线对之间的电磁辐射也随着频率的增高而加剧，从而限制信号。
4.帮我把下面的文字翻译成英文,谢绝机器翻译~
系统提示我的答案和别人重复了。
Convolution code is a kind of very good channel coding,and code is another categories corresponding coding,convolution code block codes and the difference in the encoder is a memory.Convolution code of decoding algorithm can be divided into algebraic decode and decoding,based on the probability of algebraic structures,algebraic decode sequences decoding and decoding probability there than victor decode.In this thesis,according to the order relation of the encoder,the coding convolution code with victor than decoding algorithm realization of convolution code.Victor than decoding algorithm using the maximum likelihood algorithm can achieve the best,the size of the computation of ber completely also can be accepted.Victor than decoding algorithm through comparing various branch of path stipulated time,get the demand and then decodes survived path in the end,choose one of the shortest path that survived the corresponding coding output.This paper is a given using VC coding scheme of convolution code coding and decoding than victor.Examples of add random noise to verify the error decoding algorithm,victor than ability.。
5.1.卷积码与交织码配合纠正突发差错的原理
1.卷积码用来纠正单个随机差错，因为其在某一时刻的比特与前几个时刻的信息有关，故可纠正单个突发差错，对于长串差错无能为力。
而交织用来将一长串的错误转化为单个随机突发差错，然后使用卷积码来避免这些差错。
交织是将一串信息按列存入一个N*N存储矩阵，然后按行取出发送，从而将长串错误分散，接收时反过来按行存入按列取出以恢复信息。
2.这应该是运营商的问题，运营商同时处理的短信数目有限，当到来短信很多的情况下先到的发送，后到的等待，表现为收信延迟，若是等待短信数目大于等待上限数，则多出来的会被抛弃，就收不到了。