众文网1.跪求"四路抢答器"的毕业论文.100分.
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7.求电子工程系毕业论文
、课题名称：智能抢答器的设计
二、内容摘要：抢答器的设计内容、设计要求、设计方案、工作原理、抢答器的实际用途及收获体会。
三、容及要求：
1、该抢答器最多可供6名选手参赛，编号为1~6号，各队分别用一个按钮（分别为S1~S6）控制，并设置一个系统清零和抢答控制开关S，该开关由主持人控制。
2、抢答器具有数据锁存功能，并将锁存数据用LED数码管显示出来，同时蜂鸣器发出间歇式声响（持续时间为1秒），主持人清零后，声音提示停止。
3、抢答先后的分辨率为5ms。
4、关S作为清零及抢答控制开关（由主持人控制），当开关S被按下时抢答电路清 零，松开后则允许抢答。输入抢答信号由抢答按钮开关S1~S6实现。
5、有抢答信号输入（开关S1~S6中的任意一个开关被按下）时，并显示出相 对应的组别号码。此时再按其他任何一个抢答器开关均无效，指示灯依旧“保持” 第一个开关按下时所对应的状态不变。
8.急
摘要 本设计是四路智力抢答器。
使用51系列单片机，编写应用程序来实现智力抢答功能。设计思路是先等待主持人按键，当有主持人按键时，开始计时一分钟，并显示时间。
有人抢答时，报警电路启动，并显示组号，同时计时显示停止。若在计时时间内无人抢答，一分钟到时，无报警，且计时停止，重新开始等待主持人按键，进行下一轮抢答。
软件设计利用中断系统的基本构成原理编写中断服务程序，使用80C51单片机串行接口P1口、P2口、P3口的输入/输出功能向CPU输入信号，其信号由按键电路提供，由CPU响应中断，并输出响应。用到了查询按键模块、定时器模块、显示时间模块、显示组号模块、报警模块等。
软件涉及51系列单片机的中断系统、定时器/计数器、串行接口及外围电路的功能。 硬件设计使用的是51系列单片机中的80C51，其他部件有74LS48、八段数码显示管、蜂鸣器、LED闪光灯，按键等。
硬件设计采通过外部12M的X1提供时钟的脉冲，利用其中断控制程序进行抢答部分的处理，通过多输入与门的控制去申请单片机内部的中断，以达到显示抢答的目的。 用分模块设计思想，以CPU为中心逐一设计了时钟电路和复位电路；然后设计了按钮电路为CPU提供输入信号；再次，为数码管选择输入信号电路；还有就是提供了报警电路；最终就是修饰和完善总原理图。
显示结果是主持人按键时，数码管显示60，即定时器定从一分钟开始计时，若一分钟内有人抢答，则此时定时器停止计时，数码管显示此时的时间，如计时56秒时有人抢答，数码管就显示56，同时蜂鸣器发出“嘀”声，且警报灯闪烁一下，与此同时显示抢答组的组数。 如一分钟内无人按键抢答，计时时间一分钟到时数码管显示00，并停止计时。
此时等待主持人按键进行下一轮抢答，若主持人不按键，数码管就一直显示00。 目录 1 概述 - 3 - 2 系统总体方案及硬件设计 - 4 - 2。
1系统总体方案 - 4 - 2。2控制部分80C51的设计 - 4 - 2。
3数码显示部分LED的介绍 - 6 - 2。4时钟电路的介绍 - 6 - 2。
5复位电路的介绍 - 7 - 2。6按钮电路 - 8 - 2。
7显示管的输入信号电路 - 8 - 2。8报警电路 - 9 - 3。
软件设计 - 10 - 4 Proteus软件仿真 - 15 - 5心得体会 - 19 - 参考文献 - 19 - 附1：源程序代码 - 20 - 附2：系统原理图 - 24 - 。
9.谁给我个抢答器的毕业论文（图文并茂）
开题报告+任务书+论文+翻译
摘 要
本次毕业设计的主要内容就是基于CPLD的数字抢答器的设计，它所要达到的要求就是能从软件和硬件两个方面来实现数字抢答器的基本功能，其意义就在于让一个初学者，学会从系统和全局的角度去考虑问题，并能协调整个设计，使之达到预想的要求。
设计的核心部分是：在MAX+PLUSⅡ的软件平台上，用VHDL语言来完成数字抢答器的各个模块的设计（模块包括：QDJB抢答鉴别模块、JFQ计分器模块、JSQ计时器模块和YMQ译码器模块，在第二章有详细介绍），并将它们合为一个整体的系统。
设计中所用到的知识主要是：对可编程逻辑器件应用的认识、对MAX+PLUSⅡ软件的熟练操作、对VHDL（超高速集成电路硬件描述语言）的掌握和应用、对基本数字电路的分析以及对基本硬件电路的连接和检测，这些知识都是进行电子设计的基本知识和能力，只有基础知识和能力扎实了，才能更好的进行更高层次的电子设计，所以这个设计也是对电子设计基本能力的实践。
关键词：数字抢答器 EDA CPLD VHDL
目 录
目 录 1
摘 要 3
Abstract 4
引 言 5
第一章 绪 论 6
1.1 数字电路的发展与应用 6
1.2 可编程逻辑器件的发展与分类 6
1.2.1 可编程逻辑器件的发展历程 6
1.2.2 可编程逻辑器件的分类 7
1.3 VHDL 的产生与发展 8
1.3.1 VHDL硬件描述语言的产生背景 8
1.3.2 VHDL硬件描述语言的特点与应用 8
1.4 MAX+PLASⅡ的介绍 9
1.4.1 MAX+PLASⅡ的从产生与发展 9
1.4.2 MAX+PLASⅡ的应用 9
1.4.3 MAX+PLASⅡ的特点 9
第二章 基于CPLD的数字抢答器的设计 12
2.1 系统设计要求 12
2.2 系统设计方案 12
2.3 系统的实现 13
2.3.1 抢答鉴别电路的设计与实现 13
2.3.2 计分器的设计与实现 14
2.3.3 计时器的设计与实现 16
2.3.4 译码器的设计与实现 17
2.3.5 数字抢答器的实现 18
第三章 时序仿真 21
3.1 抢答鉴别模块的仿真 21
3.2 计分器模块的仿真 21
3.3 计时器模块的仿真 22
3.4 译码器模块的仿真 23
第四章 总 结 24
致 谢 25
参考文献 26
附 录 27
附录1 抢答鉴别模块VHDL程序（QDJB.VHD） 27
附录2 计分器模块VHDL程序（JFQ.VHD） 28
附录3 计时器模块VHDL程序（JFQ.VHD） 32
附录4 译码器VHDL程序（YMQ.VHD） 34
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10.求电子抢答器论文一篇
数字抢答器设计论文 一、摘 要：数字抢答器由主体电路与扩展电路组成。
优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。
经过布线、焊接、调试等工作后数字抢答器成形。 关键字： 抢答电路 定时电路 报警电路 时序控制 三、方案论证与比较：与普通抢答器相比，本作品有以下几方面优势： 1、具有清零装置和抢答控制，可由主持人操纵避免有人在主持人说“开始”前提前抢答违反规则。
2、具有定时功能，在30秒内无人抢答表示所有参赛选手获参赛队对本题弃权。 3、30秒时仍无人抢答其报警电路工作表示抢答时间耗尽并禁止抢答。
四、总体设计思路： （一）设计任务与要求： 1.抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S0 ~ S7表示。 2.设置一个系统清除和抢答控制开关S，该开关由主持人控制。
3.抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。
选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。 4.抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如30秒）。
当主持人启动"开始"键后，定时器进行减计时，同时扬声器发出短暂的声响，声响持续的时间0.5秒左右。 5.参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。
6.如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。 （二）设计原理与参考电路 1.数字抢答器总体方框图 如图11、1所示为总体方框图。
其工作原理为：接通电源后，主持人将开关拨到"清除"状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置“开始”状态，宣布"开始"抢答器工作。定时器倒计时，扬声器给出声响提示。
选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示、扬声器提示。当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。
如果再次抢答必须由主持人再次操作"清除"和"开始"状态开关。 五、多功能硬件与软件设计及其理论分析与计算： 各单元部分电路设计如下： （1） 抢答器电路 参考电路如图2所示。
该电路完成两个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是禁止其他选手按键操作无效。工作过程：开关S置于"清除"端时，RS触发器的 端均为0,4个触发器输出置0，使74LS148的=0，使之处于工作状态。
当开关S置于"开始"时，抢答器处于等待工作状态，当有选手将键按下时（如按下S5）,74LS148的输出经RS锁存后，1Q=1, =1,74LS48处于工作状态，4Q3Q2Q=101，经译码显示为"5"。此外，1Q=1，使74LS148 =1，处于禁止状态，封锁其他按键的输入。
当按键松开即按下时，74LS148的 此时由于仍为1Q=1，使=1，所以74LS148仍处于禁止状态，确保不会出二次按键时输入信号，保证了抢答者的优先性。如有再次抢答需由主持人将S开关重新置“清除”然后再进行下一轮抢答。
74LS148为8线-3线优先编码器，表1为其功能表。 表1 74LS148的功能真值表 由节目主持人根据抢答题的难易程度，设定一次抢答的时间，通过预置时间电路对计数器进行预置，计数器的时钟脉冲由秒脉冲电路提供。
可预置时间的电路选用十进制同步加减计数器74LS192进行设计，具体电路如图3所示。表2为74192的真值表。
（3）报警电路 由555定时器和三极管构成的报警电路如图4所示。其中555构成多谐振荡器，振荡频率fo=1.43/[(RI+2R2)C]，其输出信号经三极管推动扬声器。
PR为控制信号，当PR为高电平时，多谐振荡器工作，反之，电路停振。 4）时序控制电路 时序控制电路是抢答器设计的关键，它要完成以下三项功能： ①主持人将控制开关拨到"开始"位置时，扬声器发声，抢答电路和定时电路进入正常抢答工作状态。
②当参赛选手按动抢答键时，扬声器发声，抢答电路和定时电路停止工作。 ③当设定的抢答时间到，无人抢答时，扬声器发声，同时抢答电路和定时电路停止工作。
根据上面的功能要求以及图 2，设计的时序控制电路如图 5所示。图中，门G1 的作用是控制时钟信号CP的放行与禁止，门G2的作用是控制74LS148的输人使能端。
图11、4的工作原理是：主持人控制开关从"清除"位置拨到"开始"位置时，来自于图11、2中的74LS279的输出 1Q=0，经G3反相， A=1，则时钟信号CP能够加到74LS192的CPD时钟输入端，定时电路进行递减计时。同时，在定时时间未到时，则"定时到信号"为 1，门G2的输出 =0，使 74LS148处于正常工作状态，从而实现功能①的要求。
当选手在定时时间内按动抢答键时，1Q=1，经 G3反相， A=0，封锁 CP信号，定时器处于保持工作状态；同时，门G2的输出 =1,74LS148处于禁止工作状态，从而实现功能。
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