关于EDA毕业设计论文好写吗

1.急需一篇关于 EDA的设计与开发的论文,如能提供,十分感谢

不知道你需要关于EDA什么的 给你提供下面这个，你看看行不？ 1 引言 FPGA和CPLD是实现这一途径的主流器件，他们的特点是直接面向用户，具有极大的灵活性和通用性，使用方便，硬件测试和实现快捷，开发效率高，成本低，上市时间短，技术维护简单，工作可靠性好等，FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术以及对自动化设计实现最典型的诠释。

这类器件通常也被称为可编程专用IC，或可编程ASIC。 频率是电子测量中表征微波特性的一个基本参数，在微波的各个应用领域内的测量必不可少。

但是在实际应用过程中，频率计的功能通常比较单一，成本一般也比较高。目前，频率计正在向宽频带、高准确度、小型化、智能化、模块化以及适合于多种复杂信号环境、多种功能测量的方向发展。

频率计是电子技术中常用到的一种电子测量仪器，我们以往用的频率计大都是采用单元电路或单片机技术设计的，采用传统的手工设计发展而来的自底向上的设计方法。基于EDA技术设计的多功能频率计，依赖功能强大的单片机，利用硬件描述语言VHDL语言和EDA软件来完成对系统硬件功能的实现，打破了传统电子电路的设计方法。

本论文对频率计主控系统的设计采用VHDL硬件描述语言，此程序在MAX+plusII上编译、仿真后，制作出硬件电路板，在将程序下载到FPGA模块中实现。该多功能频率计利用FPGA来实现频率、脉宽、周期、占空比和相位差的测量计数。

采用自顶向下的设计方法.整个设计是从系统顶层开始的，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器和适配器生成最终目标器件。当今小型电子功用设备设计中，结合FPGA和单片机技术是开发常用仪器仪表的主流，结合应用领域的具体要求，在此时就调整设计方案，进行性能优化或折衷取舍。

随着设计层次向下进行，系统性能参数将得到进一步的细化与确认，随时可以根据需要加以调整，，从而保证了设计结果的正确性，缩短了设计周期，设计规模越大，应用这种技术可使设计过程大大简化，也有利于减小产品。 在电子工程，资源勘探，仪器仪表的实际应用中，频率计是工程技术人员必不可少的测量工具，本文正是介绍了基于FPGA和C51单片机，利用EDA技术开发的等精度频率计。

2 测频方案论证 2.1 方案一 直接测量法，即在一定的闸门时间内测量被测信号的脉冲个数，属于非等精度测量法。 在确定的闸门时间T内，通过计数器记录待测信号周期变化的次数N来确定信号的频率fx，即 fx=N/T；由于闸门开启和关闭的时间对于fx来说都是随机的，因而存在±1个脉冲周期的误差，测量相对误差为δ=Tx/T=1/(fx*T)；由上式可以看出，在闸门时间固定的情况下，被测信号频率越高，δ越小，测量精确度越高。

因此要确保精确度的要求，直接测频法只适用于对高频信号的测频。一般用于测量频率高于10KHz的信号频率。

2.2 方案二 间接测量法，例如周期测频法、V-F转换法等。 间接测频法仅适用测量低频信号通过测量被测信号数个周期的时间，然后换算得出被测信号的频率，克服了测量精度对被测信号的依赖性。

其优点是：可在整个测频范围内获得同样高的测试精度和分辨率。它的核心思想是通过闸门信号与被测信号同步，将闸门时间t控制为被测信号周期长度的整数倍。

测量时，先打开预置闸门，当检测到被测信号脉冲沿到达时，标准信号时钟开始计数。预置闸门关闭时，标准信号并不立即停止计数，而是等检测到被测信号脉冲沿到达时才停止，完成被测信号整数个周期的测量。

测量的实际闸门时间与预置闸门时间可能不完全相同，但最大差值不超过被测信号的一个周期。 2.2.1 电路原理 等精度测频原理可以简单地用图3和波形图1来说明. 图3中”预置门控制号”CL可由单片机发出.可以证明，在0.1秒~1秒间选择的范围内，CL的时间宽度对测频精度几乎没有影响，在此设其宽度为Tpr,BZH和TF模块是两个可控的32位高速计数器，BENA和ENA分别是它们的计数允许信号端，高电平有效。

标准频率信号从BZH的时钟输入端BCLK输入，设其频率为Fs；经整形后的被测信号从与BZH相似的32位计数器TF的时钟输入端TCLK输入，设其真实频率值为Fxe，频率为Fx.等精度测频原理说明如下：。

2.各位,有没有好的关于EDA方面的毕业设计题目啊,,急用

可增可减的10进制计数器。

--***********************************************

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

--***********************************************

entity count10 is

port(

clr,en,updown,clk:in std_logic;

cyut std_logic;

qut std_logic_vector(3 downto 0)

);

end count10;

--***********************************************

architecture a of count10 is

signal q_tmp:std_logic_vector(3 downto 0);

begin

q

3.毕业论文和毕业设计都得必须写吗

我是计算机专业的毕业生，我来给你说说吧，源代码是必须要的，但是没人会把你的源代码从头到位检查一遍，更不会有人把你的源代码拿来编译，源代码必须要写入软盘然后和论文，翻译啊等东西一起交给导师。

至于能不能过，要看你和导师的关系了，象我答辩的时候，我的毕业论文都没有完成，随便敷衍了一下，哦对了，不要认为我这么说就认为我们学校是二流的，我们学校全国排名前10，我高考的时候高出重点线70分，其实毕业论文就是走个形式，你能把握好就行，这个时候都毕业了，不会有人来为难你，当然如果你自己分寸没把握好，老师看不爽你，或者本身这个老师很严格很严格，那就不排除你挂的可能了，另外就是答辩的时候要是被所谓的专家组抽到了，那就比较危险了，要好好准备。源代码可以copy，但是事先要和你的导师说清楚情况商量一下，而且这个copy要copy得恰当，恰到好处，我毕业的时候写的ndfs驱动，好像是叫这个，源代码都是copy下来的，我都没编译过，甚至没看过，但是导师大致看了下，觉得可以就行了，另外你和导师商量的时候语言要有技巧，不要随便就自己弄了，导师会不舒服的，你要知道你的导师是十分希望你能完成毕业设计和论文的，要不然他怎么办？你是他负责的也，还有，只要你做到位了，学校不会太为难你的，毕竟你毕业不了，直接减少了学校的毕业率了，最后祝你好运了。

4.求高手修改一下关于EDA的毕业设计

LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY basifre_product IS PORT ( clk_1kh : IN std_logic; fre_100h,fre_10h,fre_1h : OUT std_logic); END basifre_product; ARCHITECTURE stru OF basifre_product IS COMPONENT cont10 PORT( clk,rst,en : IN std_logic; count : OUT integer RANGE 0 TO 9 ; ca_rry : OUT std_logic); END COMPONENT ; SIGNAL vcc,gnd : std_logic; SIGNAL fre_100h_t,fre_10h_t : std_logic; BEGIN vcc clk_1kh ,rst => gnd ,en => vcc ,ca_rry => fre_100h_t ) ; u2 : cont10 PORT MAP ( clk => fre_100h_t ,rst => gnd ,en => vcc ,ca_rry => fre_10h_t ) ; u3 : cont10 PORT MAP ( clk => fre_10h_t ,rst => gnd ,en => vcc ,ca_rry => fre_1h ) ; fre_100h basi_fre_tmp basi_fre_tmp basi_fre_tmp basi_fre_tmp basi_fre_tmp basi_fre_tmp, cd => rst_mux_basifre,en => vcc, q => basi_fre); END beha_basifre ; --follow is single impluse productor, LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY t IS PORT (cp,cd : IN std_logic; q : OUT std_logic); END t; ARCHITECTURE beha OF t IS SIGNAL qq : std_logic; BEGIN PROCESS (cp,cd) BEGIN IF cd = '1' THEN qq led_data_cont led_data_cont led_data_cont led_data_cont extingguish_cont CASE led_scale_t IS WHEN 0 | 3 => led_data_scale led_data_scale extingguish_scale extingguish_scale CASE led_scale_t IS WHEN 0 | 3 => led_data_scale led_data_scale led_data_scale extingguish_scale CASE led_scale_t IS WHEN 0 | 1 => led_data_scale led_data_scale extingguish_scale led_data_scale extingguish_scale CASE DATA IS WHEN 0 => DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R CASE DATA IS WHEN 0 => DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R CASE DATA IS WHEN 0 => DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R DISPLAY_R IF POINT = '1' THEN DISPLAY_R DISPLAY_R 评论0 0 0。

5.求高手修改一下关于EDA的毕业设计

LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY basifre_product IS PORT ( clk_1kh : IN std_logic; fre_100h,fre_10h,fre_1h : OUT std_logic); END basifre_product; ARCHITECTURE stru OF basifre_product IS COMPONENT cont10 PORT( clk,rst,en : IN std_logic; count : OUT integer RANGE 0 TO 9 ; ca_rry : OUT std_logic); END COMPONENT ; SIGNAL vcc,gnd : std_logic; SIGNAL fre_100h_t,fre_10h_t : std_logic; BEGIN vcc <= '1' ; gnd <= '0' ; u1 : cont10 PORT MAP ( clk => clk_1kh ,rst => gnd ,en => vcc ,ca_rry => fre_100h_t ) ; u2 : cont10 PORT MAP ( clk => fre_100h_t ,rst => gnd ,en => vcc ,ca_rry => fre_10h_t ) ; u3 : cont10 PORT MAP ( clk => fre_10h_t ,rst => gnd ,en => vcc ,ca_rry => fre_1h ) ; fre_100h <= fre_100h_t ; fre_10h <= fre_10h_t ; END stru; --follow is mux6_1,and output is a single impluse,namely, different basic frequency LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY mux_basifre IS PORT ( fre_1kh,fre_100h,fre_10h,fre_1h : IN std_logic ; rst_mux_basifre,en : IN std_logic ; sel_fre : IN integer RANGE 0 TO 3; basi_fre : OUT std_logic ); END mux_basifre; ARCHITECTURE beha_basifre OF mux_basifre IS COMPONENT single_clk PORT (cp,cd,en : IN std_logic; q : OUT std_logic); END COMPONENT ; SIGNAL basi_fre_tmp,vcc : std_logic ; BEGIN vcc <= '1' ; PROCESS(fre_1kh,fre_100h,fre_10h,fre_1h,en,sel_fre) BEGIN IF en = '0' THEN basi_fre_tmp <= '0' ; ELSE CASE sel_fre IS WHEN 0 => basi_fre_tmp <= fre_1h ; WHEN 1 => basi_fre_tmp <= fre_10h ; WHEN 2 => basi_fre_tmp <= fre_100h ; WHEN 3 => basi_fre_tmp <= fre_1kh ; WHEN OTHERS => basi_fre_tmp <= '0' ; END CASE ; END IF ; END PROCESS ; single_impluse : single_clk PORT MAP (cp => basi_fre_tmp, cd => rst_mux_basifre,en => vcc, q => basi_fre); END beha_basifre ; --follow is single impluse productor, LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY t IS PORT (cp,cd : IN std_logic; q : OUT std_logic); END t; ARCHITECTURE beha OF t IS SIGNAL qq : std_logic; BEGIN PROCESS (cp,cd) BEGIN IF cd = '1' THEN qq<= '0' ; ELSIF rising_edge(cp) THEN qq<= NOT qq ; END IF ; END PROCESS ; q<=qq; END beha; LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY d IS PORT (cp,cd : IN std_logic; q : OUT std_logic); END d; ARCHITECTURE beha OF d IS SIGNAL qq : std_logic; BEGIN PROCESS (cp,cd) BEGIN IF cd = '1' THEN qq<= '0' ; ELSIF rising_edge(cp) THEN qq<= '1'; END IF ; END PROCESS; q<=qq; END beha; LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY single_clk IS PORT (cp,cd,en: IN std_logic; q : OUT std_logic); END single_clk; ARCHITECTURE stru OF single_clk IS COMPONENT t PORT (cp,cd : IN std_logic; q : OUT std_logic); END COMPONENT ; COMPONENT d PORT (cp,cd : IN std_logic; q : OUT std_logic); END COMPONENT ; SIGNAL q1,q2,q11,cpt : std_logic; BEGIN q11 <= NOT q1; cpt <= cp AND en ; u1: t PORT MAP (cp,cd,q1); u2: d PORT MAP ( q11,cd,q2); q <= q1 AND (NOT q2) ; END stru; --FOLLOW IS EXTER FREQUENCY CPUMTER LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY exter_fre IS PORT ( clk_exter,rst_ex_fre,en : IN std_logic ; cont1,cont2,cont3,cont4 : OUT integer RANGE 0 TO 9 ; ex_ov_l,ex_ov_h : OUT std_logic); END exter_fre; ARCHITECTURE stru OF exter_fre IS COMPONENT cont10 PORT( clk,rst,en : IN std_logic; count : OUT integer RANGE 0 TO 9 ; ca_rry : OUT std_logic); END COMPONENT ; SIGNAL carry1,carry2,carry3 : std_logic; SIGNAL cont4_t,cont3_t : integer RANGE 0 TO 9 ; SIGNAL ex_ov_h_t : std_logic; BEGIN u1 : cont10 PORT MAP (clk_exter , rst_ex_fre , en , cont1 , carry1 ) ; u2 : cont10 PORT MAP ( carry1 , rst_ex_fre , en , cont2 , carry2 ) ; u3 : cont10 PORT MAP ( carry2 , rst_ex_fre , en , cont3_t, carry3 ) ; u4 : cont10 PORT MAP ( carry3 , rst_ex_fre , en , cont4_t, ex_ov_h_t ) ; cont3 <= cont3_t ; cont4 <= cont4_t ; ex_ov_l <= '1' WHEN (cont3_t = 0) AND (cont4_t = 0) ELSE '0' ; PROCESS (ex_ov_h_t,rst_ex_fre) BEGIN IF rst_ex_fre = '1' THEN ex_ov_h <= '0' ; ELSIF rising_edge(ex_ov_h_t) THEN ex_ov_h <= '1' ; END IF ; END PROCESS ; END stru; --follow is 10 counter LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY cont10 IS PORT( clk,rst,en : IN std_logic; count : OUT integer RANGE 0 TO 9 ; ca_rry : OUT std_logic); END cont10; ARCHITECTURE beha OF cont10 IS SIGNAL count_tem : integer RANGE 0 TO 9 ; BEGIN PROCESS(clk,rst,en) BEGIN IF rst = '1' THEN count_tem <= 0 ; ca_rry <= '0' ; ELSIF rising_edge(clk) THEN IF en 。

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